DONE 变为高电平后我应给CCLK 应用多少个时钟周期

大家好，小科来为大家解答以上问题。DONE 变为高电平后我应给 CCLK 应用多少个时钟周期这个很多人还不知道，现在让我们一起来看看吧！

1、形容

2、DONE变为高电平后，我应该向CCLK申请多少个时钟周期，以确保我的FPGA设备完全工作？

3、解决办法

4、完成由启动序列释放，表示配置已经完成。

5、这种状态是通过使用bit gen“-g done _ cycle”选项定义的。

6、默认情况下，完成在第4周期变高。

7、完成表示配置已完成，所有数据已加载，但应应用一些额外的时钟周期，以确保正确完成启动序列。

8、启动过程由7状态机控制器控制。

9、DONE后所需的时钟周期保守为64个周期；这可以满足大多数用例的需求，其中DONE使用理想的时钟和默认选项。

10、一些BitGen选项会延迟整个启动过程。

11、其中包括：

12、LCK周期-延迟启动，直到所有的DCM/MMCM被锁定，所以增加的时钟周期数是不确定的。

13、match _ cycle延迟开始，直到DCI匹配，因此增加的时钟周期数未定义。

14、将时钟周期添加到完成周期指定的状态。

15、如果在启动过程中没有提供足够的时钟，将会出现以下症状：

16、双模引脚在LVCMOS中工作，而不是指定的输入/输出标准。

17、当在双模引脚上使用DCI时，DCI是针对LVCMOS校准的，而不是针对选定的输入/输出校准的

18、要避免这种情况，请参考(Xilinx答案14887)

19、由于配置逻辑被锁定，无法从FPGA架构访问ICAP接口。

20、除了一些双端口引脚，还有占空比或幅度失真。

21、可能会出现伪差分信号，如DIFF_SSTL_15和LVDS。

22、当设备尚未到达引导状态机的末尾时，就会出现这种情况。

23、在达到启动状态结束之前，设备可以完全运行。

24、这可能会导致ICAP的读写错误，并阻止双模引脚使用正确的输入/输出标准。

25、您可以通过将EOS信号拉高来确认此事件。

26、STARTUP原语可以在STAT寄存器中观察到，也可以在FPGA架构中检测到。

27、对于访问ICAP的设计方案，更好的设计实践是实例化STARTUP原语。

28、原语有一个EOS引脚，表示配置过程已经完成，ICAP拥有读写访问权限。

29、使用JTAG配置时出现异常。

30、对于JTAG，访问配置逻辑具有最高优先级。

31、JTAG访问配置逻辑时，ICAP读写失败。

32、此EOS pin上的值并不表示JTAG拥有访问权限。

33、支票

本文到此结束，希望对大家有所帮助。