PCB设计等长与等时

大家好，小科来为大家解答以上问题。PCB设计等长与等时这个很多人还不知道，现在让我们一起来看看吧！

1、作者：吴军一博科技高速公路团队负责人；来源：高速先生微信微信官方账号

2、论平等与等时性

3、《缠绕》系列的第一篇文章发表后，研讨会的筹备工作就开始了，随后是长达一个月的商务旅行。

4、最后，我有时间继续这个话题。先看看大家之前的回复。我漏掉了受访者的名字，只保留了答案：

5、游戏开始，大家直接回复了高速先生的微信号，并列出了自己做过或者认可的等长设计要求。之前的一些回答如下：

6、…… ……

7、如前所述，现在流行说三遍重要的事情：

8、1.相等的长度从来不是目标，但是系统需要相等的时间.

9、2.除了相位的差分对同步，大部分同步都是为了定时！

10、3.为了给定时绕线，我们必须了解定时关系，理解时序图。

11、每次看到时序图，这会儿都会黑，不是吗？

12、计时是一个每个人都头疼又觉得很复杂的话题，所以高速男陈骁先生在之前的计时话题中尝试用两对情侣的恋爱关系来解释计时问题。不知道有多少人真正理解绕口令这个比喻。我的印象是，80后和90后的学生似乎很快就能理解陈骁的意思，而70后的学生一般会说他们更晕。

13、让时间问题变得清晰和简单是一个巨大的挑战。高速度先生的精神是迎难而上，亦步亦趋。

14、我的目标不是给你看复杂的时序图，也不是引用任何隐喻和联想，这样你就能简单地理解时序图。

15、借用一个好的图，我们可以一次了解三个主要的计时系统(这里忽略了很少用到的内部同步时钟系统)。

16、并行总线包括早期的公共时钟和现在流行的源同步时钟，然后是串行总线。

17、区分三个系统也很简单，后续文章会跟大家一起来。

18、公共时钟时序

19、带公共时钟的并行总线，十几年前的技术，跟不上高速设计的需求，但还是有一些应用，比如公共Local总线基本上就是公共时钟总线。

20、有CPCI总线，PCIX总线，早期的SDRAM等等。

21、判断公共时钟总线是否通用的主要特点是外部时钟分配器(或FPGA)分别向发送和接收芯片发送时钟线。

22、如下图所示，公共时钟总线必须是能够找到外部同步时钟的总线。

23、公共时钟总线的时序特征是，在时钟的最后一个边沿，发送芯片键入数据，然后在时钟的下一个边沿，接收芯片接收数据。

24、为了简化下面的理解，假设时钟到达驱动器和接收器的时间相同，即时钟线长度相等(这也是最常规的设计思路)。

25、影响时序的因素有Tco、Tskew、Tjitter、Tcrosstalk…….看起来很复杂。简单来说，只要满足两个条件，就可以满足时序要求：

26、在一个时钟周期内，数据应该从驱动器发送到接收器，并且应该有足够的建立时间。

27、在第二个数据到来之前，前面的数据应该有足够的保留时间。

28、如果满足条件1，则要求Tclk容纳数据到达所需的所有时间，包括数据输出延迟(Tco)、数据飞行时间(Tflighttime)、数据保留时间要求(Tsu)以及影响时间序列的所有因素(Tcrosstalk、Tjiter……...........

29、TPCB偏斜Tclock偏斜Tjitter Tco数据Tflt数据Tsetup

30、满足条件2，即下一个数据将被添加到最小数据输出延迟(Tco min)加上最小数据飞行时间(Tflight

Tco data +Tflt data +Tclock skew+Tpcb skew>Thold

真正设计的时候，我们需要从器件手册查找相应的数据来进行时序计算。

33、从理解角度来说，却不用那么复杂。

0.3ns

上图是一个实际案例计算后的结果，我们从中只要看懂两个事情：

一、共同时钟总线时序关系随着TClk的减小，难度急剧加大。

38、33M、66M的共同时钟总线，适度关注拓扑结构和端接来保证信号质量就够了，不需要任何绕线。

39、100M以上的共同时钟总线时序开始变得紧张，133M以上的系统，建议一定要做时序分析，否则风险很大。

二、共同时钟总线时序是对总长的要求，不是等长，借用Cadence Allegro的规则管理器来解释，共同时钟总线最合适的电子规则是Total Etch Length，而不是我们常用的各种Propagation Delay。

注：100M或者133M以上的时候，由于时序非常紧张，有可能通过控制外部时钟Skew（布线或者调整寄存器）的方式来调节时序，这时对以上不等式两边进行调整的过程中会涉及到总长的差异问题。

42、但是也还是用Total Etch Length的规则来约束设计，而不是Propagation Delay

讲了这么多，大家继续晕菜有没有？想把时序讲简单，是不是Mission Impossible？

还是简单总结一下：

1. 共同时钟总线时序关系随着速率增加，时钟周期减小，设计难度增加

2. 共同时钟总线时序是对总长的要求，一般情况下可以理解为尽量走短；没有等长要求

3. 如果因为时序调整的原因，需要绕线的时候，尽量保证长线不要绕的更长

4. 100M以上的共同时钟总线，建议进行时序计算，避免风险

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本文到此结束，希望对大家有所帮助。